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Chapter 3: Hardware Description
R
Table 3-4:
P1 PCI Edge Connector Pinout (Continued)
P1 A
Side
A65
A66
A67
A68
A69
A70
A71
A72
A73
A74
A75
A76
A77
A78
A79
A80
A81
A82
A83
A84
A85
A86
A87
A88
A89
A90
A91
A92
A93
A94
Signal
EDGE_CBE5
VCC3V3
EDGE_PAR64
EDGE_AD62
GND
EDGE_AD60
EDGE_AD58
GND
EDGE_AD56
EDGE_AD54
VCC3V3
EDGE_AD52
EDGE_AD50
GND
EDGE_AD48
EDGE_AD46
GND
EDGE_AD44
EDGE_AD42
VCC3V3
EDGE_AD40
EDGE_AD38
GND
EDGE_AD36
EDGE_AD34
GND
EDGE_AD32
unused
GND
unused
FPGA Pin (1)
P34
NC
M33
N32
NC
R34
R32
NC
T34
U31
NC
V33
V34
NC
AA33
Y34
NC
W32
AD34
NC
AB32
AB33
NC
AE33
AE34
NC
AJ34
NC
NC
NC
FPGA
I/O
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
P1 B
Side
B65
B66
B67
B68
B69
B70
B71
B72
B73
B74
B75
B76
B77
B78
B79
B80
B81
B82
B83
B84
B85
B86
B87
B88
B89
B90
B91
B92
B93
B94
Signal
EDGE_CBE6
EDGE_CBE4
GND
EDGE_AD63
EDGE_AD61
VCC3V3
EDGE_AD59
EDGE_AD57
GND
EDGE_AD55
EDGE_AD53
GND
EDGE_AD51
EDGE_AD49
VCC3V3
EDGE_AD47
EDGE_AD45
GND
EDGE_AD43
EDGE_AD41
GND
EDGE_AD39
EDGE_AD37
VCC3V3
EDGE_AD35
EDGE_AD33
GND
unused
unused
GND
FPGA Pin (1)
M32
N34
NC
P32
T33
NC
R33
U33
NC
U32
V32
NC
W34
Y33
NC
AA34
Y32
NC
AC34
AC32
NC
AC33
AF33
NC
AF34
AH34
NC
NC
NC
NC
FPGA
I/O
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
Notes:
1. PCI interface signals are connected to FPGA banks 11, 13, and 15. The reference voltage (V CCO ) for these FPGA banks is 3.0V. See the
ML555 board schematics on the CD-ROM for additional information.
2. NC = no connect.
3. PCIBUSCLK1 is routed to FPGA global clock input pin J14, and PCIBUSCLK2 is routed to FPGA regional clock input pin L34. See
“Clock Generation,” page 52 for information on how the PCI bus clock is connected on the ML555 board.
32
www.xilinx.com
Virtex-5 FPGA ML555 Development Kit
UG201 (v1.4) March 10, 2008
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